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  • frank
    2025-08-05 12:57:04
    将生成的 BIN 文件下载至离线下载器的源 FLASH: 将上步生成的 BIN 文件 16 个字节的文件头提取出来，分为两个单独的文件PROJ_HEAD.bin（存放文件头）、 PROJ_BIN.bin（存放文件主体位流，使用说明中，这一段文件头提取是怎么实现的？
    官方回复：

    你好，请参考手册UG004/TN001，有正确的使用方法

  • tom_nong
    2025-07-28 15:49:30
    EG4D20EG176 串行从动模式加载bin 文件, done 管脚没有变高,在加载过程中INit 管脚没有报错,是啥原因?
    官方回复：

    你好，应该是还没加载完成，请在数据送完后，多给CLK 20个时钟周期以上，确认位流全部加载完成

  • 薛先生
    2025-06-20 21:30:56
    请问一下EF3L90CG400B的结壳热阻是多少？
    官方回复：

    采用 JEDEC 标准 2S2P 板：热阻为12.8℃/W

  • 林其
    2025-05-30 17:54:52
    eg的fpga板子，输出pin脚，启动的瞬间有一个高电平输出，这个输出不是代码导致的。应该是一个虚电。需要怎么消除这个输出？外接下拉电阻需要多大才能消除？
    官方回复：

    器件受HSWAPEN控制，控制加载过程中的IO电平，如遇到有IO有瞬间高电平脉冲

    解决方式：IO约束，将 PackReg 设置为 LIMITED；同时在软件属性中auto_clear_en 的状态设置为 1 （disable）

  • 吴星
    2025-05-07 11:47:03
    DR1M90GEG484这个型号可以用AL-Link Mini下载器下载吗?为何我使用AL-Link Mini下载器识别不到器件呢？
    官方回复：

    你好，这个器件是有PS CPU，也有FPGA逻辑，可以使用安路最新的AL-LINK FT下载器，配合最近的TD与FD软件版本，对PS和PL进行编程与调试

  • hui xu
    2025-04-30 10:57:41
    EF2M45LG48B这款芯片XTAL脚可以不接晶振吗
    官方回复：

    可以使用内部的OSC，不用外边的晶振，该引脚可以不接

    FPGA任何全局时钟，都可以在FPGA内连接MCU的输入时钟

  • 佟德志
    2025-03-05 14:55:42
    TD4.6.8软件在创建工程时，device name的选项里没有EF3LA0CG484B这个型号，需要如何解决？
    官方回复：

    你好此软件版本，需要5.6系列TD软件才能支持

  • 闫茹
    2025-01-10 11:46:34
    您好，我想问下，在modelsim里面仿真Anlogic ip(rom)时，怎样添加可以使modelsim正确读出rom的初始化文件(.dat)文件？
    官方回复：

    可以使用函数readmemh，仿真IP时，IP中附带的文件也需仿真仿真目录中。

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