FAQ专区

  • shikang li
    2023-12-19 16:49:52
    第一次使用安路fpga,芯片型号:EG4X20BG256,不知道如何将双端lvds信号转成单端信号?或者将单端信号转成lvds双端输出信号?
    官方回复:

    你好,

    ADC文件里IO位置只需要约束P端位置,RTL代码里input/output端口只需要例化P端。

    例如:

    RTL里例化:

    input  wire rx_lvds_d_p,

    ADC文件里指定位置:

    set_pin_assignment { rx_lvds_d_p } { LOCATION = B2; IOSTANDARD = LVDS33; }

  • 陈成
    2023-10-28 10:41:38
    如何获取ERAM的仿真模型
    官方回复:

    您好,ERAM的仿真模型是直接存放在安装路径下的SIM目录的,但大多数模型都是加密了的,可能无法阅读和修改,感谢。

  • 张先生
    2023-09-25 13:59:03
    您好,请问贵司是否有FPGA在线升级的技术方案和demo,我司准备使用DSP的SPI接口连到FPGA,通过SPI对EF2L15系列器件进行在线升级
    官方回复:

    您好,我们的SPI FLASH 引脚可以通过逻辑访问, 您可以使用DSP连接FPGA的IO,再通过内部逻辑将IO与SPI FLASH引脚IO连接到一起,实现FLASH的访问。

  • 2023-09-13 12:20:08
    请问,td安装目录下arch文件中的al_lmacro.v文件有解析么,使用该模块是实现什么功能的
    官方回复:

    您好,对于原语的行为说明请参考我们的文件,image.png,该文件在官网可以下载。

    UG910_PH1A Series FPGA Libraries Guide for HDL Designs.zip


  • 仇鹤
    2023-09-13 09:59:05
    EF2L15LG100B这款CPLD和DSP的GPIO互连,没有外接上拉电阻,在DSP中对互连的GPIO软件设置上拉,没有测量到高电平,请问CPLD上电默认电平什么状态?想要高电平一定要外接上拉电阻么?
    官方回复:

    您好,EF2L15LG100的默认PULL UP/PULL DOWN电阻大概是20K大小,需要根据DSP端是否三态(无上下拉),评估20K电阻的上下拉能力是否足够。CPLD如果没有加位流,上电后IO默认是弱上拉状态。

  • 2023-09-13 09:35:43
    请问TD软件安装目录下arch文件中的网表文件有解析么,都实现什么功能,各个参数的解析是什么
    官方回复:

    您好,请参考文档UG301  , UG401, UG910等各系列器件的原语说明文档。 

  • 王乾宇
    2023-08-02 17:09:27
    使用TD开发软件编译代码时出现wrong init value size错误
    官方回复:

    您好,报此错应该是ERAM的初始化文件(MIF, DAT)的宽度或者深度与ERAM设置不匹配所报的错,请检查MIF/DAT里的数据设置。

  • 徐玉栋
    2023-07-20 08:44:49
    您好,我想问一下你们有没有实现光纤传输的一个芯片呢?
    官方回复:

    您好,我们的PH1A90, PH1A100, PH1A180, PH1A400等有SERDES的器件都可以用于光口传输。

400-9268-368