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张先生
2023-09-25 13:59:03您好，请问贵司是否有FPGA在线升级的技术方案和demo，我司准备使用DSP的SPI接口连到FPGA，通过SPI对EF2L15系列器件进行在线升级官方回复：您好，我们的SPI FLASH 引脚可以通过逻辑访问， 您可以使用DSP连接FPGA的IO，再通过内部逻辑将IO与SPI FLASH引脚IO连接到一起，实现FLASH的访问。
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郭孝建
2023-09-22 09:44:19elf3内部时钟精度多少官方回复：
您好，EF3内部的OSC有最大正负30%的频差。
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杨强
2023-09-20 16:12:57请问eg4s20ng88内部有时钟晶振吗，有的话频率是多少官方回复：
您好，内部OSC是有的，该OSC的频率大概290M，但器件个体之间最大有正负30%的频差。所以该时钟只能用在对频率要求不高的场景。
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王
2023-09-13 12:20:08请问，td安装目录下arch文件中的al_lmacro.v文件有解析么，使用该模块是实现什么功能的官方回复：
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仇鹤
2023-09-13 09:59:05EF2L15LG100B这款CPLD和DSP的GPIO互连，没有外接上拉电阻，在DSP中对互连的GPIO软件设置上拉，没有测量到高电平，请问CPLD上电默认电平什么状态？想要高电平一定要外接上拉电阻么？官方回复：
您好，EF2L15LG100的默认PULL UP/PULL DOWN电阻大概是20K大小，需要根据DSP端是否三态（无上下拉），评估20K电阻的上下拉能力是否足够。CPLD如果没有加位流，上电后IO默认是弱上拉状态。
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王
2023-09-13 09:35:43请问TD软件安装目录下arch文件中的网表文件有解析么，都实现什么功能，各个参数的解析是什么官方回复：
您好，请参考文档UG301 , UG401, UG910等各系列器件的原语说明文档。
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wcpatain
2023-09-04 09:37:10差分IO约束：2019版本TD，IP库中无差分IO BUF，请问怎么才能让TD将IO识别成差分IO？官方回复：
您好，TD软件中设置差分，是通过直接将IO分配到差分对的P管脚，然后在ADC设置中将电平设置为LVDS即可，无需要在代码中调用IO BUF。
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田磊
2023-08-14 16:27:57您好，目前我有一个贵司的AL-FPGA-LINK高速下载器，再安装了TD5.0软件中的驱动之后，出现了这样一个问题：“该设备无法启动（10），当前设备电源状态不能支持这个请求”。请问下出现这种情况的原因以及应当怎么解决？官方回复：
您好，您的这个报错可能原因是电脑的USB功耗限制配限制比较严格
可以试试在计算机管理-设备管理里
把USB Root Hub的节电模式关闭掉然后再测试看是否能够解决。
，该文件在官网可以下载。
400-9268-368