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卓家海
2025-08-14 11:30:46你好，我需要这些信息以评估资源利用率，请问：
1、 ph1 系列的fpga，最小的lut是不是lut5？
2、PH1A60 数据手册写的是78720个lut4，但是我使用TD完成物理层布局布线后，资源使用率界面显示lut用的是lut6的数量，并没有显示用了多少lut4的数量，这是为什么？
3、显示的该型号芯片lut6的总数量是lut4总数量的一半，即39360个。我去看了Routing的原理图，显示的安路最小逻辑单元是LSLICE，这个逻辑单元lut的输出端口只有lut5和lut6的，lut的输入端口也是5输入的。所以，最小的lut是不是lut5？如果lut5是最小，无法拆分成lut4的话，那一个lut4只能用一个lut5实现，即lut4的数量就是lut5的数量，两个lut5和一个2路选择器可以构成一个lut6，那所有的疑问就说得通了。
以上三个问题麻烦解答下，非常感谢官方回复：你好，最小的单元是双LUT5，类似与X的LUT6
TD软件中是按照LUT6来算的，不同器件算成LUT4，比例不一样，大概在1.6~1.8左右
2个lut5组成1个LUT6，比X的一个LUT6多了一些选择
问题3你理解的没错。
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frank
2025-08-05 12:57:04将生成的 BIN 文件下载至离线下载器的源 FLASH: 将上步生成的 BIN 文件 16 个字节的文件头提取出来，分为两个单独的文件PROJ_HEAD.bin（存放文件头）、 PROJ_BIN.bin（存放文件主体位流，使用说明中，这一段文件头提取是怎么实现的？官方回复：
你好，请参考手册UG004/TN001，有正确的使用方法
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tom_nong
2025-07-28 15:49:30EG4D20EG176 串行从动模式加载bin 文件, done 管脚没有变高,在加载过程中INit 管脚没有报错,是啥原因?官方回复：
你好，应该是还没加载完成，请在数据送完后，多给CLK 20个时钟周期以上，确认位流全部加载完成
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薛先生
2025-06-20 21:30:56请问一下EF3L90CG400B的结壳热阻是多少？官方回复：
采用 JEDEC 标准 2S2P 板：热阻为12.8℃/W
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林其
2025-05-30 17:54:52eg的fpga板子，输出pin脚，启动的瞬间有一个高电平输出，这个输出不是代码导致的。应该是一个虚电。需要怎么消除这个输出？外接下拉电阻需要多大才能消除？官方回复：
器件受HSWAPEN控制，控制加载过程中的IO电平，如遇到有IO有瞬间高电平脉冲
解决方式：IO约束，将 PackReg 设置为 LIMITED；同时在软件属性中auto_clear_en 的状态设置为 1 （disable）
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吴星
2025-05-07 11:47:03DR1M90GEG484这个型号可以用AL-Link Mini下载器下载吗?为何我使用AL-Link Mini下载器识别不到器件呢？官方回复：
你好，这个器件是有PS CPU，也有FPGA逻辑，可以使用安路最新的AL-LINK FT下载器，配合最近的TD与FD软件版本，对PS和PL进行编程与调试
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hui xu
2025-04-30 10:57:41EF2M45LG48B这款芯片XTAL脚可以不接晶振吗官方回复：
可以使用内部的OSC，不用外边的晶振，该引脚可以不接
FPGA任何全局时钟，都可以在FPGA内连接MCU的输入时钟
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佟德志
2025-03-05 14:55:42TD4.6.8软件在创建工程时，device name的选项里没有EF3LA0CG484B这个型号，需要如何解决？官方回复：
你好此软件版本，需要5.6系列TD软件才能支持
400-9268-368