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hui xu
2025-04-30 10:57:41EF2M45LG48B这款芯片XTAL脚可以不接晶振吗官方回复：可以使用内部的OSC，不用外边的晶振，该引脚可以不接
FPGA任何全局时钟，都可以在FPGA内连接MCU的输入时钟
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佟德志
2025-03-05 14:55:42TD4.6.8软件在创建工程时，device name的选项里没有EF3LA0CG484B这个型号，需要如何解决？官方回复：
你好此软件版本，需要5.6系列TD软件才能支持
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闫茹
2025-01-10 11:46:34您好，我想问下，在modelsim里面仿真Anlogic ip(rom)时，怎样添加可以使modelsim正确读出rom的初始化文件(.dat)文件？官方回复：
可以使用函数readmemh，仿真IP时，IP中附带的文件也需仿真仿真目录中。
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尤思远
2025-01-06 10:16:28请问EF3L90CG400B，在TD 4.6.7中，如何设置4个JTAG配置管脚(TCK、TMS、TDI和TDO)为普通IO？官方回复：
在TD打开的工程，左上角，device setting中有对应的dual purpose pins对JTAG进行设置
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shikang li
2023-12-19 16:49:52第一次使用安路fpga，芯片型号：EG4X20BG256,不知道如何将双端lvds信号转成单端信号?或者将单端信号转成lvds双端输出信号？官方回复：
你好，
ADC文件里IO位置只需要约束P端位置，RTL代码里input/output端口只需要例化P端。
例如：
RTL里例化：
input wire rx_lvds_d_p，
ADC文件里指定位置：
set_pin_assignment { rx_lvds_d_p } { LOCATION = B2; IOSTANDARD = LVDS33; }
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李晓
2023-12-11 11:03:07请问，这个开发板（EG4X20-MINI-DEV）的原理图还有吗？官方回复：
有的，参见附件。
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王如霖
2023-11-13 14:46:17为什么 ramfifo ip核只有一个读写时钟官方回复：
您好，我们早期的FIFO只支持同步模式，所以只有一个时钟，在最新的软件中使用soft fifo已经支持异步模式。
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孙唯俊
2023-11-01 21:40:39请问在TD中怎么调出RTL图官方回复：
您好，请通过TD软件的菜单Tools>Schematic view>RTL Schematic打开RTL视图。
400-9268-368