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SDC主要约束时钟信号、输入输出延时，伪路径约束等，图形界面下列出来的约束项TD软件都支持。

具体可参考TD软件附带的软件手册里时序约束章节。

ADC除了可约束用户IO的物理位置IO特性外还可以对片内物理单元（PLL，EMB、DSP等）和用户代码中具体单元进行位置约束。

具体可参考TD软件附带的软件手册里位置约束章节。

安路官网（http://www.anlogic.com）有下载。

首先要注册账号，然后在官网上留言申请开通权限，开通下载权限后即可下载大部分文档资料。也可以向FAE寻求支持。

在TD安装目录下的sim文件夹中包含了各个系列FPGA器件的行为模型描述文件，用户可自行在ModelSim里把描述文件编译为器件的库文件，然后在仿真时调用编译后的库文件即可。

支持RTL功能仿真和带延时的后仿真。

需要注意的是编写仿真激励需要调用glb()函数，具体可《 TD软件手册》，在TD菜单栏Help下拉菜单可直接打开。

找不到想看到的信号，可能是信号名未被继承或信号被优化了，可以在定义信号的地方添加keep综合指令避免该信号被优化或改名，例如 (*keep*) reg a; 或 reg a;//synthesis keep; 

FIFO IP是使用了BRAM块内嵌的硬件FIFO控制硬核，不需要额外消耗LUT资源；

RAMFIFO IP的FIFO控制器是由LUT资源搭建的，属于软核，该IP主要为了解决FIFO IP没有引出指示FIFO中还有多少数据的rdusedw、wrusedw参数。

JTAG级联本身没有限制，但从实际应用上，为了满足JTAG信号和时序的要求，一般不能超过10级。

备注：如果级联时需要擦写存储位流的Flash，EF2、EG4、AL3器件必须放置在JTAG链路的前三级。

不同的器件提供各自的失效率报告，请联系销售获取报告。