Q

安路平台如何在Modelsim上做仿真?

A

在TD安装目录下的sim文件夹中包含了各个系列FPGA器件的行为模型描述文件,用户可自行在ModelSim里把描述文件编译为器件的库文件,然后在仿真时调用编译后的库文件即可。

支持RTL功能仿真和带延时的后仿真。


需要注意的是编写仿真激励需要调用glb()函数,具体可《 TD软件手册》,在TD菜单栏Help下拉菜单可直接打开。


Q

ChipWatcher找不到信号怎么办?

A

找不到想看到的信号,可能是信号名未被继承或信号被优化了,可以在定义信号的地方添加keep综合指令避免该信号被优化或改名,例如 (*keep*) reg a; 或 reg a;//synthesis keep; 

Q

JTAG链支持多少级?

A

JTAG级联本身没有限制,但从实际应用上,为了满足JTAG信号和时序的要求,一般不能超过10级。

备注:如果级联时需要擦写存储位流的Flash,EF2、EG4、AL3器件必须放置在JTAG链路的前三级。


Q

TD软件是否支持verilog,VHDL,Verilog和VHDL混合编译?

A

支持。

Q

安路工程怎么出一键式编译脚本?

A

首先按照正产流程将工程跑一遍,然后再选择TD软件界面Project->Export  tcl file for the flow,就导出了一键式编译脚本。

具体可以参考TD软件手册,导出TCL脚本章节。


Q

TD软件是否支持PLL、bram等的位置约束

A

支持,可以参考TD软件help下拉菜单中software userguide内容,约束例子如下:

set_inst_assignment {PLL_INST1} {location = x34y37z0;}


Q

TD每次运行完后bit文件是否一致的?

A

安路的TD软件支持回溯特性,但也是有条件的:同一个操作系统版本、同一个TD软件版本、同样的Verilog/VHDL代码、同样的约束(adc、sdc)、同样的TD软件属性设置,这几个条件满足的话生成的bit文件是一致的。

Q

安路CPLD可否提供内部时钟

A

EF2、EF3系列器件,内部集成了振荡器,可以输出时钟,中心频率约为266M,频率误差为30%。高精度场景不建议使用;