Q

安路哪些器件可以支持mipi接口。

A

EF2器件自带mipi_io,可直接支持mipi信号的接收、发送,其他器件也可以使用真差分管脚支持HS模式,配合普通IO支持LP模式。

Q

安路器件True LVDS 与Emulated LVDS 是否均可作为LVDS25 标准输入,最大输入频率是多少?

A

是的,均可作为LVDS25 标准输入,最大输入频率为400 MHz(800Mbps)。

Q

如果差分对做单端时钟输出,如P端作为时钟输出,另一端应该如何使用。

A

物理上是支持差分的P、N端都配置为单端输出,但如果对于输出时钟的相噪有较高要求,不建议输出混用,建议另一端电阻接地做屏蔽。

Q

EF2、EF3、EG4的加载时,对于时钟信号的质量要求,如JTAG加载的TCK,从串、从并加载的SCLK等有什么样的要求和建议。

A

时钟信号要求:边沿单调无回沟,从10%~90%小于10ns,建议在时钟源端串接一个33欧电阻,用于调整阻抗匹配,提高信号质量。

如果不能满足小于10ns的需求,需要打开引脚的Hysteresis(迟滞)功能。EF2 系列器件FPGA 中IOBB 管脚无法设置,Hysteresis 开关设置只存在于IOBE 类型管脚,其它器件IO 均为IOBE 类型,均可开启输入迟滞功能。


但是加载过程中TCK、SCLK的IO属性不能做配置调整,不支持Hysteresis(迟滞)功能,需要用户自行保证信号质量。


Q

在做硬件设计时,PH1器件中TRSTN(CFGBVS)管脚应该如何设计?

A

TRSTN应该通过上下拉电阻接电源和低,TRSTN通过1k下拉时可以进行FPGA的调试,通过4.7k或10k上拉时,可以进行FPGA  SERDES的调试。

建议外部上、下拉电阻都接上。


Q

安路CPLD如何生成svf文件

A

点击菜单样tools选择 device chain,点击add按键,添加bit文件,之后点击creat svf,选择 svf for spi,点击ok 在工程目录下会生成一个al_devicechain的文件夹,生成的SVF文件保存在此文件夹下。

Q

时序约束文件SDC支持哪些约束?

A

SDC主要约束时钟信号、输入输出延时,伪路径约束等,图形界面下列出来的约束项TD软件都支持。

具体可参考TD软件附带的软件手册里时序约束章节。


Q

物理约束文件ADC可做哪些约束?

A

ADC除了可约束用户IO的物理位置IO特性外还可以对片内物理单元(PLL,EMB、DSP等)和用户代码中具体单元进行位置约束。

具体可参考TD软件附带的软件手册里位置约束章节。