FAQ专区
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安路器件差分对可以设置输出信号的电压和摆幅么？
安路器件的差分对可以通过ADC约束文件设置输出差分信号的，共模电压（VCM）和差模摆幅（VOD）,约束语句如下：
set_pin_assignment{clk_ref_m_fpga}{LOCATION=A3;IOSTANDARD=LVDS25;VCM=0.8;VOD=350m }
参考文档《差分对的VCM和VOD设置指南》
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EF2的MIPI_IO如何在ADC文件中约束？
需要mipi_io时，只需在代码中调用mipi_io这个模块，然后在ADC中将管脚约束真差分管脚的P端即可。参考文档《TN403_ELF2 MIPI接口用户指南 》。
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安路哪些器件可以支持mipi接口。
EF2器件自带mipi_io，可直接支持mipi信号的接收、发送，其他器件也可以使用真差分管脚支持HS模式，配合普通IO支持LP模式。
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安路器件True LVDS 与Emulated LVDS 是否均可作为LVDS25 标准输入，最大输入频率是多少？
是的，均可作为LVDS25 标准输入，最大输入频率为400 MHz(800Mbps)。
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如果差分对做单端时钟输出，如P端作为时钟输出，另一端应该如何使用。
物理上是支持差分的P、N端都配置为单端输出，但如果对于输出时钟的相噪有较高要求，不建议输出混用，建议另一端电阻接地做屏蔽。
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EF2、EF3、EG4的加载时，对于时钟信号的质量要求，如JTAG加载的TCK，从串、从并加载的SCLK等有什么样的要求和建议。
时钟信号要求：边沿单调无回沟，从10%~90%小于10ns，建议在时钟源端串接一个33欧电阻，用于调整阻抗匹配，提高信号质量。
如果不能满足小于10ns的需求，需要打开引脚的Hysteresis（迟滞）功能。EF2 系列器件FPGA 中IOBB 管脚无法设置，Hysteresis 开关设置只存在于IOBE 类型管脚，其它器件IO 均为IOBE 类型，均可开启输入迟滞功能。
但是加载过程中TCK、SCLK的IO属性不能做配置调整，不支持Hysteresis（迟滞）功能，需要用户自行保证信号质量。
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在做硬件设计时，PH1器件中TRSTN（CFGBVS）管脚应该如何设计？
TRSTN应该通过上下拉电阻接电源和低，TRSTN通过1k下拉时可以进行FPGA的调试，通过4.7k或10k上拉时，可以进行FPGA SERDES的调试。
建议外部上、下拉电阻都接上。
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安路CPLD如何生成svf文件
点击菜单样tools选择 device chain，点击add按键，添加bit文件，之后点击creat svf，选择 svf for spi，点击ok 在工程目录下会生成一个al_devicechain的文件夹，生成的SVF文件保存在此文件夹下。
400-9268-368