FAQ专区

  • EF2、EF3、EG4、AL3系列 差分输入管脚内部有100欧姆匹配电阻吗?

    首先要看IO类型,支持真差分的IO内部具有100欧姆匹配电阻,而伪差分IO内部没有匹配电阻。具体请参考各个器件的Datasheet。


    备注1:真差分IO可配置使用内部匹配,也可以外部匹配。 

    备注2:差分输入摆幅超过500mv,必须使用外部匹配电阻。


  • EF2、EF3系列最大功耗多少?

    EF3可以参考TN609文档,EF2可以参考TR403文档 。

    逻辑器件的功耗与资源使用率、时钟频率、环境温度等条件相关,建议使用TD软件的Tools->Power Estimator功耗评估工具进行评估。


  • EF2/ EF3系列产品加载时间最快多久?

    有两个参数可以调整器件从SPI Flash中加载的速度:

    1. 在TD软件中修改Device Option中的加载模式为SPIx4;

    2. 在TD软件中修改Properties->Generate Bitstream->Control Option中的mclk_freq_div参数,建议加载速度(mclk_freq_div)的选择最高到24M。


    EF2系列最快加载时间12ms左右,EF3系列最快38ms,具体信息可参考各系列的《Flash启动加载时间测试》 文档。

    具体修改流程,也可以参考易点通视频:

    https://mp.weixin.qq.com/s/UZcdYi5dwEmE-HVkH3k1_A 


  • EF2/ EF3/EG4系列产品是否可以支持单电源供电

    EF2/EF3 系列可以支持,但是单电源VCCAUX供电电压要大于等于2.5V,EG4系列不支持单电源供电,需要1.2V的核电压。

  • IOBB类型的IO需要注意什么

    EF2系列器件、EF3L15、EF3L25器件的一部分IO属于IOBB类型,使用建议如下:

    1. 做输出时,驱动电流和SlewRate不可调节,建议输出信号线预留串阻。  

    2. 做输入时,不建议接入时钟信号,尤其是上升沿较缓(20%~80%超过10ns)的时钟信号。如果是慢速变化的信号,可以接到IOBB,但建议逻辑用时钟采样一拍再使用。


  • 输出时钟是否需要用专用GCLK IO

    GCLK IO只作用于输入时钟,而输出时钟使用普通IO即可。

  • 如何提高CPLD加载速度

    有两个参数可以调整器件从SPI Flash中加载的速度:

    1. 在TD软件中修改Device Option中的加载模式为SPIx4;

    2. 在TD软件中修改Properties->Generate Bitstream->Control Option中的mclk_freq_div参数,建议加载速度(mclk_freq_div)的选择最高到24M。


    EF2系列最快加载时间12ms左右,EF3系列最快38ms,具体信息可参考各系列的《Flash启动加载时间测试》 文档。

    具体修改流程,也可以参考易点通视频:

    https://mp.weixin.qq.com/s/UZcdYi5dwEmE-HVkH3k1_A 


  • 使用计数器生成内部复位的推荐写法?

    推荐使用两级计数器生成内部复位信号,这样可以保证复位信号的宽度符合预期。推荐写法如下:

    reg  [3:0]  rst_init_cnt;

    wire       rst_init_n;

    reg  [15:0] rst_temp ;

    reg        SYS_RST_N;

     

    always @(posedge clk)

    begin

       if(rst_init_cnt <4'h8) 

        rst_init_cnt <= rst_init_cnt + 1;

       else 

        rst_init_cnt <= rst_init_cnt ;    

     end 

     assign rst_init_n = rst_init_cnt[3];

     

        always@(posedge clk or negedge rst_init_n) begin

         if (rst_init_n == 1'b0) 

          rst_temp <= 'd0;

         else if(rst_temp < 16’d50000)

          rst_temp <=rst_temp + 1'b1;

         else 

          rst_temp <=16’d50000;

        end   

        

        always @(posedge clk or negedge rst_init_n) begin

         if (rst_init_n == 1'b0) 

          SYS_RST_N <=1'b0; 

         else if(rst_temp>32'd5&&rst_temp < 16’d30000)

          SYS_RST_N <=1'b0;

         else 

          SYS_RST_N <=1'b1;

        End


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