Q

如何区分真差分和伪差分管脚?

A

管脚名字中带“E”的PN对是伪差分管脚,不带“E”的PN对是真差分。E表示Emulated。

image.png

Q

EF2、EF3、EG4、AL3系列 差分输入管脚内部有100欧姆匹配电阻吗?

A

首先要看IO类型,支持真差分的IO内部具有100欧姆匹配电阻,而伪差分IO内部没有匹配电阻。具体请参考各个器件的Datasheet。


备注1:真差分IO可配置使用内部匹配,也可以外部匹配。 

备注2:差分输入摆幅超过500mv,必须使用外部匹配电阻。


Q

EF2/ EF3/EG4系列产品是否可以支持单电源供电

A

EF2/EF3 系列可以支持,但是单电源VCCAUX供电电压要大于等于2.5V,EG4系列不支持单电源供电,需要1.2V的核电压。

Q

输出时钟是否需要用专用GCLK IO

A

GCLK IO只作用于输入时钟,而输出时钟使用普通IO即可。

Q

使用计数器生成内部复位的推荐写法?

A

推荐使用两级计数器生成内部复位信号,这样可以保证复位信号的宽度符合预期。推荐写法如下:

reg  [3:0]  rst_init_cnt;

wire       rst_init_n;

reg  [15:0] rst_temp ;

reg        SYS_RST_N;

 

always @(posedge clk)

begin

   if(rst_init_cnt <4'h8) 

    rst_init_cnt <= rst_init_cnt + 1;

   else 

    rst_init_cnt <= rst_init_cnt ;    

 end 

 assign rst_init_n = rst_init_cnt[3];

 

    always@(posedge clk or negedge rst_init_n) begin

     if (rst_init_n == 1'b0) 

      rst_temp <= 'd0;

     else if(rst_temp < 16’d50000)

      rst_temp <=rst_temp + 1'b1;

     else 

      rst_temp <=16’d50000;

    end   

    

    always @(posedge clk or negedge rst_init_n) begin

     if (rst_init_n == 1'b0) 

      SYS_RST_N <=1'b0; 

     else if(rst_temp>32'd5&&rst_temp < 16’d30000)

      SYS_RST_N <=1'b0;

     else 

      SYS_RST_N <=1'b1;

    End


Q

多片fpga组成jtag链的时候如何加载?

A

TD软件的Download工具暂时只支持单颗器件的JTAG加载。多片FPGA级联的情况,可使用TD软件的Device Chain工具,生成支持级联的SVF文件并进行加载。

Q

ERAM用作简单双口RAM时,哪个信号可以作为wren使用?

A

可以使用cea信号作为wren使用。

Q

安路CPLD支持热插拔不?

A

安路的EF2、EF3系列器件的绝大部分IO支持热插拔,但也有少数IO在热插拔设计时需要避开。

具体可以参考对应器件Datasheet中的热插拔部分。