Q

安路CPLD加载启动时间如何调整?

A

有两个参数可以调整器件从SPI Flash中加载的速度:

1. 在TD软件中修改Device Option中的加载模式为SPIx4;

2. 在TD软件中修改Properties->Generate Bitstream->Control Option中的mclk_freq_div参数,建议加载速度(mclk_freq_div)的选择最高到24M。


EF2系列最快加载时间12ms左右,EF3系列最快38ms,具体信息可参考各系列的《Flash启动加载时间测试》 文档。

具体修改流程,也可以参考易点通视频:

https://mp.weixin.qq.com/s/UZcdYi5dwEmE-HVkH3k1_A 


Q

EF2、EF3、EG4的加载时,对于时钟信号的质量要求,如JTAG加载的TCK,从串、从并加载的SCLK等有什么样的要求和建议。

A

时钟信号要求:边沿单调无回沟,从10%~90%小于10ns,建议在时钟源端串接一个33欧电阻,用于调整阻抗匹配,提高信号质量。

如果不能满足小于10ns的需求,需要打开引脚的Hysteresis(迟滞)功能。EF2 系列器件FPGA 中IOBB 管脚无法设置,Hysteresis 开关设置只存在于IOBE 类型管脚,其它器件IO 均为IOBE 类型,均可开启输入迟滞功能。


但是加载过程中TCK、SCLK的IO属性不能做配置调整,不支持Hysteresis(迟滞)功能,需要用户自行保证信号质量。


Q

安路CPLD如何生成svf文件

A

点击菜单样tools选择 device chain,点击add按键,添加bit文件,之后点击creat svf,选择 svf for spi,点击ok 在工程目录下会生成一个al_devicechain的文件夹,生成的SVF文件保存在此文件夹下。

Q

JTAG链支持多少级?

A

JTAG级联本身没有限制,但从实际应用上,为了满足JTAG信号和时序的要求,一般不能超过10级。

备注:如果级联时需要擦写存储位流的Flash,EF2、EG4、AL3器件必须放置在JTAG链路的前三级。


Q

如何提高CPLD加载速度

A

有两个参数可以调整器件从SPI Flash中加载的速度:

1. 在TD软件中修改Device Option中的加载模式为SPIx4;

2. 在TD软件中修改Properties->Generate Bitstream->Control Option中的mclk_freq_div参数,建议加载速度(mclk_freq_div)的选择最高到24M。


EF2系列最快加载时间12ms左右,EF3系列最快38ms,具体信息可参考各系列的《Flash启动加载时间测试》 文档。

具体修改流程,也可以参考易点通视频:

https://mp.weixin.qq.com/s/UZcdYi5dwEmE-HVkH3k1_A 


Q

使用Device Chain的SVF for SPI加载模式时,bg模式和rf模式有什么区别?

A

这两个选项的作用是不同的:

1. 勾选bg模式,烧写外部SPI Flash时,不中断当前FPGA里正在运行的逻辑功能;不勾选bg模式,烧写外部SPI Flash前,先停止当前FPGA里正在运行的逻辑。

2. 勾选rf模式,烧写外部SPI Flash完成后,会执行一条刷新指令,使FPGA立刻加载新的位流;不勾选rf模式,烧写外部SPI Flash完成后,不会执行刷新指令。


这里要注意的是,如果原有FPGA逻辑功能里会访问SPI Flash,即设置了persist_bit=0,就不能支持勾选bg模式的操作。


Q

多片fpga组成jtag链的时候如何加载?

A

TD软件的Download工具暂时只支持单颗器件的JTAG加载。多片FPGA级联的情况,可使用TD软件的Device Chain工具,生成支持级联的SVF文件并进行加载。

Q

安路CPLD可以支持背景升级不?

A

可以支持。

在Device Chain工具中,勾选bg模式(即为背景设计模式),烧写外部SPI Flash时,不中断当前FPGA里正在运行的逻辑功能;而不勾选bg模式,烧写外部SPI Flash前,先停止当前FPGA里正在运行的逻辑。