Q

安路CPLD加载启动时间如何调整?

A

有两个参数可以调整器件从SPI Flash中加载的速度:

1. 在TD软件中修改Device Option中的加载模式为SPIx4;

2. 在TD软件中修改Properties->Generate Bitstream->Control Option中的mclk_freq_div参数,建议加载速度(mclk_freq_div)的选择最高到24M。


EF2系列最快加载时间12ms左右,EF3系列最快38ms,具体信息可参考各系列的《Flash启动加载时间测试》 文档。

具体修改流程,也可以参考易点通视频:

https://mp.weixin.qq.com/s/UZcdYi5dwEmE-HVkH3k1_A 


Q

安路器件配置管脚可以做用户IO使用么?

A

可以,但PROGRAMN、INITN、DONE等信号的复用可能会导致重新加载等问题,不建议作为输入。但是可以作为输出管脚使用,并加上拉电阻。

Q

安路器件差分对可以设置输出信号的电压和摆幅么?

A

安路器件的差分对可以通过ADC约束文件设置输出差分信号的,共模电压(VCM)和差模摆幅(VOD),约束语句如下:

set_pin_assignment{clk_ref_m_fpga}{LOCATION=A3;IOSTANDARD=LVDS25;VCM=0.8;VOD=350m } 

参考文档《差分对的VCM和VOD设置指南》


Q

安路哪些器件可以支持mipi接口。

A

EF2器件自带mipi_io,可直接支持mipi信号的接收、发送,其他器件也可以使用真差分管脚支持HS模式,配合普通IO支持LP模式。

Q

安路器件True LVDS 与Emulated LVDS 是否均可作为LVDS25 标准输入,最大输入频率是多少?

A

是的,均可作为LVDS25 标准输入,最大输入频率为400 MHz(800Mbps)。

Q

如果差分对做单端时钟输出,如P端作为时钟输出,另一端应该如何使用。

A

物理上是支持差分的P、N端都配置为单端输出,但如果对于输出时钟的相噪有较高要求,不建议输出混用,建议另一端电阻接地做屏蔽。

Q

EF2、EF3、EG4的加载时,对于时钟信号的质量要求,如JTAG加载的TCK,从串、从并加载的SCLK等有什么样的要求和建议。

A

时钟信号要求:边沿单调无回沟,从10%~90%小于10ns,建议在时钟源端串接一个33欧电阻,用于调整阻抗匹配,提高信号质量。

如果不能满足小于10ns的需求,需要打开引脚的Hysteresis(迟滞)功能。EF2 系列器件FPGA 中IOBB 管脚无法设置,Hysteresis 开关设置只存在于IOBE 类型管脚,其它器件IO 均为IOBE 类型,均可开启输入迟滞功能。


但是加载过程中TCK、SCLK的IO属性不能做配置调整,不支持Hysteresis(迟滞)功能,需要用户自行保证信号质量。


Q

JTAG链支持多少级?

A

JTAG级联本身没有限制,但从实际应用上,为了满足JTAG信号和时序的要求,一般不能超过10级。

备注:如果级联时需要擦写存储位流的Flash,EF2、EG4、AL3器件必须放置在JTAG链路的前三级。